Coreboot se ha consolidado como uno de los proyectos de firmware libre más importantes para quienes quieren decir adiós a las BIOS propietarias y tener un arranque rápido y transparente. La nueva versión coreboot 25.12 llega como lanzamiento trimestral estable y viene cargada de cambios profundos tanto a nivel de soporte de hardware como de infraestructura interna, orientados a OEM, integradores y desarrolladores que necesitan una base sólida sobre la que construir.

En esta versión se han integrado más de 750 commits aportados por más de un centenar de contribuidores, con muchos autores nuevos y un foco claro: ampliar el número de plataformas soportadas (especialmente en Intel, AMD, Qualcomm y MediaTek), mejorar el tratamiento de errores mediante ACPI y APEI, reforzar la gestión de cámaras MIPI y almacenamiento SMMSTORE, y seguir puliendo detalles de rendimiento y estabilidad en todo el ecosistema.

Novedades destacadas de coreboot 25.12

El proyecto anuncia coreboot 25.12 como la última versión de la rama estable lanzada en diciembre dentro del ciclo trimestral, pensada sobre todo para fabricantes (OEM/ODM) y organizaciones que prefieren una base menos cambiante que la rama principal. Aun así, los propios desarrolladores recomiendan a quienes compilan firmware para uso propio trabajar directamente con la rama main, más actual y con correcciones continuas.

Entre los cambios globales, esta versión suma 757 commits, 106 autores y 21 desarrolladores que contribuyen por primera vez. Se han añadido más de 62.000 líneas de código y se han eliminado algo menos de 10.000, con un diferencial neto superior a 52.000 líneas, lo que deja claro que no estamos ante una simple revisión menor, sino ante un salto importante en capacidades y plataformas.

Nuevo soporte de plataformas y procesadores en coreboot 25.12

Una de las grandes bazas de coreboot 25.12 es la expansión del soporte de hardware, con especial atención al ecosistema de sobremesa y portátil moderno, servidores y dispositivos ARM. Se incorporan nuevas placas base, nuevos SoC y se refinan varios ya existentes.

Soporte preliminar para AMD EPYC 9005 “Turin”

En el terreno de servidores x86_64, coreboot 25.12 introduce un soporte de nivel “proof of concept” para procesadores AMD EPYC 9005, nombre en clave Turin. Es un primer paso que acerca estos procesadores a un firmware totalmente abierto, siguiendo el camino ya iniciado con EPYC Genoa.

Este soporte preliminar abre la puerta a que, conforme openSIL madure hasta producción estable, tanto EPYC como futuras generaciones Ryzen y Zen 6 dispongan de más placas base compatibles con firmware libre. Hoy el soporte es básico, pero marca la dirección en la que se está moviendo la comunidad para que servidores de nueva generación puedan arrancar con coreboot sin depender de firmware opaco.

Nuevas placas base y equipos soportados en coreboot 25.12

Esta versión extiende de forma notable la lista de placas y sistemas con soporte oficial, abarcando desde hardware clásico hasta plataformas muy recientes. Entre las novedades se incluyen:

• ASRock Z77 Extreme4, orientada a procesadores Intel Core de 2ª y 3ª generación, ideal para reciclar hardware veterano con firmware libre.
• ASUS PRIME H610I-PLUS D4, una placa mini-ITX moderna que da soporte a procesadores Intel Core de 13ª y 14ª generación, muy interesante para equipos compactos actuales.
• Lenovo ThinkPad T470s y T580 (variante sklkbl_thinkpad), dos portátiles muy populares en entornos profesionales que se suman al ecosistema de portátiles compatibles.
• Siemens MC EHL6, dentro de la familia Siemens MC EHL, pensada para aplicaciones industriales donde la fiabilidad del firmware es crítica.
• Star Labs Starfighter (Arrow Lake 285H), portátil orientado a usuarios que buscan desde el primer día un equipo amigable con firmware abierto.
• Topton ADL TWL (X2E_N150), plataforma compacta basada en Alder Lake, típica de mini PCs y sistemas embebidos.
• Varios dispositivos ChromeOS de Google: Fatcat (ruby), Ocelot (kodkod, ocicat), Rauru (Sapphire), Skywalker (Dooku, Grogu), que se benefician de las mejoras en configuraciones de firmware y drivers.

Además del listado anterior, sigue el goteo constante de nuevos Chromebook y variantes específicas de mainboards, algo habitual en cada versión de coreboot, lo que refuerza su presencia en el ecosistema educativo y de portátiles ligeros.

Qualcomm Snapdragon X1 Plus (X1P42100) y ecosistema ARM

En el ámbito ARM64, coreboot 25.12 introduce la activación inicial de la plataforma Qualcomm X1P42100, conocida como Snapdragon X1 Plus. Este paso es clave para hacer llegar firmware abierto a SoC orientados a portátiles ARM y dispositivos siempre conectados.

El trabajo sobre este SoC no se limita a “arranca y ya está”, sino que se acompaña de mejoras muy profundas de depuración y gestión de memoria, que veremos con más detalle en un apartado específico, y que sentarán las bases para que desarrolladores puedan trabajar cómodamente en esta plataforma durante todo el ciclo de vida del dispositivo.

Actualizaciones de SoC Intel y AMD

Por parte de Intel, coreboot añade soporte para LPCAMM (Low Power Compression Attached Memory Module) en plataformas Panther Lake. Este nuevo tipo de módulo de memoria, pensado para portátiles y formatos delgados, requiere una topología particular que el firmware debe conocer para detectarlo y configurarlo correctamente.

Se ha añadido infraestructura para describir la topología LPCAMM y se ha incorporado soporte inicial para la placa de referencia Panther Lake RVP T3. Con esto, coreboot se adelanta a la adopción de esta tecnología de memoria en futuras generaciones de portátiles.

En AMD, la plataforma Glinda recibe numerosas mejoras y se amplía con la variante de SoC Faegan. Entre los cambios destacan la configuración de USB4 a través del devicetree del FSP, la incorporación de dispositivos de red 10GbE y la correcta comunicación del voltaje de los módulos DIMM en la configuración del FSP. Todo ello se traduce en un soporte más fino y detallado para plataformas AMD modernas.

Opciones de configuración en tiempo de ejecución (CFR)

Una mejora muy visible para fabricantes y usuarios avanzados es la extensión de las opciones de configuración de firmware en tiempo de ejecución, conocidas como CFR o coreboot Forms Representation. Hasta ahora, muchos parámetros exigían recompilar la imagen; con este framework, buena parte de esa configuración pasa a ser dinámica.

Se ha desplegado un menú de configuración de opciones en más de 40 placas base y variantes, especialmente en el ecosistema ChromeOS de Google. Estas opciones permiten, entre otras cosas:

• Activar o desactivar la GPU integrada (iGPU).
• Elegir entre touchpad y pantalla táctil en dispositivos híbridos.
• Ajustar parámetros de control de ventiladores y ciertas características de hardware.

El framework CFR define para cada opción nombre visible, texto de ayuda, valor por defecto y flags de tiempo de ejecución, de forma que los payloads (por ejemplo, SeaBIOS, LinuxBoot u otros) puedan mostrar un menú coherente. Además, se mantiene compatibilidad hacia atrás y se plantea integración con almacenamiento de variables UEFI y otros backends persistentes.

Aumento de la capacidad de SMMSTORE y mejoras asociadas que llegan junto a coreboot 25.12

Otra pieza clave de este lanzamiento es el cambio en el subsistema de almacenamiento protegido SMMSTORE. En coreboot 25.12 se duplica el tamaño por defecto de SMMSTORE de 256 KB a 512 KB, algo importante en sistemas que dependen de variables UEFI y datos persistentes para configuraciones avanzadas.

Plataformas como Sarien, Reef, Octopus, Drallion, Skyrim, Zork o Guybrush, entre otras, se han actualizado para sacar partido de este incremento, asegurando un espacio razonable para las exigencias actuales de variables de firmware.

Junto a este salto de capacidad, se han introducido correcciones en la alineación de la estructura SMMSTORE v2, lo que ayuda a que el comportamiento sea consistente entre diferentes arquitecturas y payloads, minimizando sustos por incompatibilidades sutiles.

Mejoras en cámaras MIPI para plataformas Intel

La gestión de cámaras MIPI en plataformas Intel, especialmente de cara a sistemas operativos como Windows, recibe una actualización importante. El driver de cámara MIPI ahora implementa un soporte mucho más completo del SSDB (Sensor Static Data Block), con enums y bitfields bien definidos para todos los campos relevantes.

Mejoras más relevantes en este ámbito incluyen varios cambios orientados a la correcta enumeración y configuración de sensores:

• Generación sistemática de la información PLD (Physical Location Descriptor) para cada sensor, clave para que el sistema sepa dónde está físicamente cada cámara.
• Asignación automática de valores por defecto sensatos en el SSDB, reduciendo la probabilidad de configuraciones incompletas.
• Soporte mejorado para tipo de VCM (Voice Coil Motor) y direcciones I2C, algo fundamental para el enfoque automático y otras funciones avanzadas.
• Refactorización de los métodos DSM (Device Specific Method) en funciones por UUID, incluyendo nuevos DSM para Computer Vision Framework (CVF) e I2C V2.
• Selección del tipo de dispositivo ACPI y configuración de ROM para sensores de cámara, con direcciones adecuadas.

Todo este conjunto de cambios mejora la enumeración y configuración de las cámaras en sistemas operativos modernos, evitando problemas habituales de reconocimiento, orientación y características limitadas en portátiles y convertibles.

Plataforma Qualcomm X1P42100: depuración y memoria a fondo

El soporte para el SoC Qualcomm X1P42100 (Snapdragon X1 Plus) se refuerza con un amplio abanico de funciones orientadas al desarrollo y a la resolución de problemas. Entre las principales novedades se encuentran:

• Detección de modo de descarga y empaquetado de ramdump, facilitando la extracción de volcados de memoria en situaciones de fallo.
• Soporte para cargar imágenes de ramdump y empaquetado de la imagen APDP (Application Processor Debug Policy) dentro de CBFS, centralizando el material de depuración en el propio firmware.
• Mejoras en el subsistema de pantalla: definición de registros MDSS para control de relojes, API de PLL Lucidole y reserva correcta de DRAM para las necesidades de vídeo.
• Ajustes en el diseño de memoria con recolocación de la región BL31 y alineación de la memoria de aplicaciones en el entorno seguro (TZ), mejorando tanto la seguridad como el aprovechamiento de RAM.
• Soporte para el driver CMD-DB (Command Database), que permite consultar direcciones y configuraciones de aceleradores hardware, con la región mapeada como no cacheable en la MMU para evitar efectos secundarios indeseados.
• Separación clara de las pilas PRERAM y POSTRAM en ARM64, moviendo la pila previa a la RAM principal a BSRAM y con ello optimizando la utilización de memoria y estabilidad en las fases más tempranas del arranque.

Con todos estos retoques, la plataforma X1P42100 se vuelve mucho más amigable para quienes necesiten diagnosticar fallos, analizar volcados de memoria y ajustar el comportamiento del SoC en diferentes escenarios de producción.

coreboot 25.12 introduce mejoras en AMD: Glinda, Faegan y ACPI avanzado

En el lado AMD, además de la mencionada ampliación de la plataforma Glinda con el SoC Faegan, hay un conjunto importante de cambios centrados en la calidad de la integración ACPI y la gestión de errores. Entre ellos podemos destacar:

• Reporte de direcciones base fijas para el bus LPC, de manera coherente con las especificaciones y con el resto de la plataforma.
• Soporte de controladores I3C a nivel ACPI, ampliando las capacidades de comunicación con dispositivos modernos.
• Incorporación de HEST (Hardware Error Source Table), clave para que el sistema operativo reciba información detallada de errores de hardware.
• Extensión de ECAM MMCONF a direcciones de 64 bits, permitiendo trabajar con espacios de configuración PCIe más grandes y complejos.
• Inicialización del CRTM (Core Root of Trust for Measurement) en el bootblock, reforzando la cadena de confianza desde las fases más tempranas del arranque.

Junto a esto, se han introducido optimizaciones en el cálculo de MTRR para plataformas AMD, lo que reduce el tiempo de arranque al simplificar la configuración de memoria caché, y se actualiza el FSP de Glinda con nuevas versiones que mejoran la estabilidad general.

Infraestructura ACPI y APEI para gestión de errores

Un bloque muy relevante, aunque menos vistoso de cara al usuario final, es la incorporación de una infraestructura extensa APEI (Advanced Platform Error Interface) en los encabezados ACPI. Se han añadido estructuras completas para soportar:

• Fuentes de error de Machine Check Exception (MCE).
• Errores de Non-Maskable Interrupt (NMI).
• Informes de PCIe AER (Advanced Error Reporting).

Estas estructuras sirven de base para tablas como BERT (Boot Error Record Table), HEST y EINJ (Error Injection Table), de forma que las plataformas puedan reportar al sistema operativo una imagen precisa de los errores de hardware y respaldar modelos de manejo de errores “firmware-first”.

Los nuevos tipos y estructuras siguen las especificaciones ACPI oficiales y se acompañan de validaciones internas que aseguran que la información reportada sea coherente y utilizable por el sistema operativo y las herramientas de diagnóstico.

Consolidación de commonlib, endian y estructuras de memoria en coreboot 25.12

En el ámbito de las librerías comunes, coreboot 25.12 fusiona las implementaciones del encabezado endian.h de coreboot y libpayload en commonlib, eliminando duplicidades y asegurando que todo el ecosistema utilice las mismas funciones de conversión de endianness.

Como parte de esta limpieza, se ha retirado el viejo encabezado y las funciones swabXX(), completando la transición a una API estándar de conversión de endianness. Además, se enriquecen las estructuras de información de memoria con nuevos campos para mejorar la compatibilidad con SMBIOS tipo 17 e informar, por ejemplo, del voltaje de módulos DDR3.

Se corrigen también detalles del manejo del devicetree (como el salto correcto de tokens NOP) y se almacena ahora la información del modo de arranque en CBMEM, de modo que los payloads puedan coordinarse mejor con el firmware en aspectos como arranque normal, situaciones de batería baja o estados de carga.

Otras mejoras notables en drivers y subsistemas que llegan junto a coreboot 25.12

Cambios menores pero relevantes en este listado incluyen muchas correcciones y mejoras con impacto práctico en sistemas reales:

• Refactorización del subsistema de pantalla MediaTek, con soporte para doble DSI y Display Stream Compression (DSC) en paneles MIPI, y una API DSI mejorada que pasa estructuras de registros de forma coherente.
• Uso del estado de reset de Intel Skylake CSE para mejorar la fiabilidad de los reinicios.
• Mejoras en el controlador de pantalla Intel GMA, añadiendo caché y lógica de cache válida para gestionar el brillo de forma más robusta.
• Correcciones y ajustes en el driver TPM, eliminando operaciones duplicadas y generando tablas ACPI más limpias y correctas.
• Soporte ampliado de SPD, con nuevas piezas DDR4 y correcciones para paquetes de chip dual, además de nuevos tipos de socket SMBIOS para encapsulados BGA1744.
• Opciones de configuración de color de teclado RGB en el EC durante el arranque, pensadas para equipos con iluminación personalizable.
• Revisión en profundidad de la implementación de tablas de verbos Azalia, mejorando la mantenibilidad y añadiendo correcciones de temporización (por ejemplo, el retardo de 521 microsegundos tras desactivar RESET#).
• Soporte en el driver gráfico genérico para dispositivos que no son estrictamente VGA, ampliando el abanico de hardware de vídeo soportado.
• Integración de la memoria con etiquetas para ARMv9 MTE (Memory Tagging Extension) en plataformas MediaTek, añadiendo seguridad adicional en la gestión de memoria.
• Infraestructura de carga paralela para plataformas Google Bluey, permitiendo cargas de batería más rápidas.
• Soporte de USB Type-C en Qualcomm con configuración de PHY y repetidores, así como drivers SoundWire para códecs Cirrus Logic CS35L56 y CS42L43.
• Extensiones ACPI para RISC-V, ampliando poco a poco el soporte de esta arquitectura emergente.

En el ecosistema de payloads, libpayload gana funciones como consultar el tamaño de memoria física, compatibilidad con el formato LZ4 legado y correcciones en el enrutado de excepciones ARM64, manteniendo la coherencia con los cambios de commonlib y endian.

Actualización de toolchains, blobs y vendorcode

Para mantenerse al día con el resto del ecosistema, coreboot 25.12 actualiza varias herramientas externas y componentes de proveedor. Entre los cambios de toolchain más importantes destacan:

• Actualización de binutils de la versión 2.44 a la 2.45.
• Actualización de ACPICA de la release 20250404 a la 20250807, incorporando mejoras y correcciones en el ecosistema ACPI.
• Eliminación del toolchain nds32le-elf de las compilaciones por defecto, al resultar menos relevante en el soporte actual.

En vendorcode, se actualizan los encabezados FSP de Panther Lake (PTL) a FSP 3373_03 y Wildcat Lake (WCL) a 3344_03, además de aplicar una actualización de FSP para la plataforma AMD Glinda. También se avanzan los submódulos:

• 3rdparty/blobs se mueve de la revisión a0726508b8 a 4a8de0324, incorporando 39 commits.
• 3rdparty/intel-microcode se actualiza desde 4ded52b4b0 hasta f9100a225, integrando la última corrección de microcódigo disponible.

Estas actualizaciones garantizan que el firmware construido sobre coreboot 25.12 aproveche las últimas correcciones de seguridad, estabilidad y compatibilidad ofrecidas por los proveedores de silicio.

Descarga de coreboot 25.12, verificaciones y ciclo de lanzamientos

El código fuente de coreboot 25.12 puede obtenerse directamente desde coreboot.org en formato tar.xz (y variantes tar.gz, tar.bz2 o zip), así como desde mirrors y archivos de software como Fossies. La versión distribuida en archivos comprimidos viene acompañada de sumas MD5, SHA1 y SHA256 para comprobar la integridad de la descarga.

Además, los lanzamientos se firman con claves PGP/GPG. Para verificar un archivo, se puede usar un comando del estilo:

$ gpg –verify coreboot-24.02.01.tar.xz.sig coreboot-24.02.01.tar.xz

En el caso de que GPG devuelva un mensaje del tipo “Can’t check signature: No public key”, basta con recuperar la clave adecuada a partir de la huella digital publicada en la documentación de coreboot y volver a ejecutar la verificación. Es normal que aparezcan advertencias sobre firmas no certificadas como de confianza: simplemente indican que el usuario todavía no ha establecido una cadena de confianza hacia esas claves.

La lista de huellas digitales incluye claves de desarrolladores como Matt DeVillier, Jason Glenesk, Patrick Georgi, Angel Pons, Alexander Couzens o Martin Roth, entre otros, algunas de ellas ya expiradas pero mantenidas a efectos históricos.

Para quienes quieran trabajar siempre a la última, el proyecto recuerda que lo ideal es clonar directamente el repositorio Git oficial con:

$ git clone https://review.coreboot.org/coreboot.git

Las versiones estables, como la 25.12, siguen un ciclo de publicación trimestral, y la próxima release anunciada es la 26.03, prevista para finales de marzo de 2026. Mientras tanto, la rama principal sigue recibiendo cambios y correcciones de forma continua.

Con todo este conjunto de novedades, coreboot 25.12 refuerza su posición como alternativa madura a las BIOS propietarias, combinando soporte para hardware nuevo y antiguo, mejores capacidades de depuración y error reporting, opciones avanzadas de configuración en tiempo de ejecución y una base técnica más limpia y coherente; una actualización que, sin ser una revolución visible para todo el mundo, marca un paso importante para integradores, OEM y usuarios que quieren tomar el control de lo que ocurre antes de que el sistema operativo empiece a arrancar.